vhdl設計摘要
1. VHDL程序設計
完成100計數器的設計，計數值范圍0~99（二進制 0000000~1100011，注意寬度7比特）；並進行120個周期以上的波形模擬。
2. vhdl的簡單alu設計
額，再設計之前首先要了解ALU的特性，最重要的一個特性就是選擇性執行運算，即時說一次執行一個選擇的運算。
所以再看樓主的程序，使用的是多個並行的PROCESS來實現，這種方法我覺得就有問題，並且用兩個運算單位X和Y來作為RPOCESS的敏感變數就更有問題了。。。最重要的是要記住，ALU執行的不是順序邏輯，而是組合邏輯，所以不要加PROCESS，因為加了PROCESS就引入了時間的概念，就成了順序邏輯了。
我把我寫的一個ALU發到樓主郵箱了，是VHD文件，這個ALU可以實現9種運算，當然也包括加減乘除，其餘的是一些邏輯運算，樓主也可以看看，這個ALU是完美運行，並且我GENERIC了一個變數來控制運算的位數，程序里我我取得是4位，樓主可以根據自己需求來改
PS：你的郵箱是不是打錯了啊。。。應該是352016927吧。。。我說怎麼一直發送失敗。。。
好了，呵呵，說了這么多，希望對你有所幫助啊
3. 簡述VHDL語言基本結構
VHDL語言的基本結構
VHDL語言通常包括庫說明、實體說明、結構體說明3個部分。
library ieee;
use ieee.std_logic_1164.all; --庫說明
entity dff1 is
port(clk,d:in std_logic;
q:out std_logic);
end dff1; --實體說明
architecture rtl of dff1 is
begin
process(clk)
begin
if(clk'event and clk='1')then
q<=d;
end if;
end process;
end rtl; --結構體說明
VHDL提供5個庫，IEEE庫，STD庫,VITAL庫，自定義庫和WORK庫
IEEE庫包含的常用程序包有：
std_logic_1164：常用數據類型（其中有std_logic、std_logic_vector數據類型）和函數的定義、各種類型轉換 函數及邏輯運算。
std_logic_arith：它在std_logic_1164的基礎上定義了無符號數unsigned、有符號數signed數據類型並為其定義了相應的算術運算、比較，無符號數unsigned、有符號數signed及整數integer之間轉換函數。
std_logic_unsigned和std_logic_signed：定義了integer數據類型和std_logic及std_logic_vector數據類型混合運算的運算符，並定義了一個由std_logic_vector型到integer型的轉換函數。其中std_logic_signed中定義的運算符是有符號數運算符。
STD庫是標准庫，包含兩個程序包：
standard：定義了基本數據類型、子類型和函數及各種類型的轉換函數等。
textio文本程序包：定義了支持文本文件操作的許多類型和子程序等。在使用textio程序包之前，需要先寫上use語句use std.txtio.all。
VITAL庫：使用VITAL可以提高門級時序模擬的精度，一般在VHDL語言程序進行模擬時使用。主要包含兩個程序包。
VITAL_timing：時序模擬包
VITAL_primitives：基本單元程序包
WORK庫，是現行的工作庫，設計人員設計的VHDL語言程序的編譯結果不需任何說明，都將存放在WORK庫中。WORK庫可以是設計者個人使用，也可提供給設計組多人使用。
庫說明的語法結構
library 庫名；
use 庫名.程序包名.項目名；
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實體說明
實體的電路意義相當於器件，在電路原理圖上相當於元件符號，他是完整的、獨立的語言模塊
實體說明語句的語法：
entity 實體名 is
port（埠1： 埠方式1 埠類型1；
埠2： 埠方式2 埠類型2；......）；
end 實體名
埠方式有五種：
in 輸入類型 信號從該埠進入實體
out 輸出類型 信號從實體內部經該埠輸出
inout 輸入輸出類型 信號既可以從該埠輸入也可以輸出
buffer 緩沖型 與out類似但在結構體內部可以作反饋
linkage 無制定方向，可以與任何方向的信號連接
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結構體說明
結構體會給模塊的具體實現，指定輸入與輸出之間的行為。
結構體語法如下：
architecture 結構體名稱 of 實體名 is
結構體說明部分；
begin
結構體並行語句部分；
end 結構體名稱；
結構體說明：對結構體內部所使用的信號、常數、數據類型和函數進行定義。
結構體並行語句：具體確定各個輸入、輸出之間的關系，描述了結構體的行為，是一組並行處理語句。
結構體對實體的輸入輸出關系可以用3中方式進行描述，即行為描述（基本設計單元的數學模型描述）、寄存器傳輸描述（數據流描述）、和結構描述（邏輯元器件連接描述）。不同的描述方式，只體現在描述語句上，而框架是完全一樣的
4. 用vhdl設計組合邏輯要注意什麼
注意process中。所有輸入信號都要加上。或者直接不用process語句。process只用來寫時序電路
5. VHDL設計
樓主的意思比較簡單 是兩道題吧？
1，代碼
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity ornot3 is
port( a0,a1,a2 :in std_logic; ---3 inputs
y:out std_logic --- output
);
end entity ornot3;
architecture arc of ornot3 is
begin
process(a0,a1,a2)
begin
y<= not(a0 or a1 or a2);
end process;
end arc;
2.代碼
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity sel2 is
port( sel :in std_logic; ---3 inputs
a0,a1: in std_logic_vector(3 downto 0);
y:out std_logic_vector(3 downto 0) --- output
);
end entity sel2;
architecture arc of sel2 is
begin
process(a0,a1,sel)
begin
if sel = '0'then
y <= a0;
elsif sel = '1' then
y <= a1;
else y <= "ZZZZ";
end if;
end process;
end arc;
6. 用VHDL程序設計一個8選1數據選擇器
LIBRARY IEEE；
USE IEEE.Std_logic_1164.ALL；
ENTITY Mux8 IS
PORT（sel：IN Std_logic_Vector(2 DOWNTO 0)；
In_s：IN Std_logic_Vector(7 DOWNTO 0)；
y：OUT Std_logic)；
END Mux8；
ARCHITECTURE behave OF Mux8 IS
BEGIN
PROCESS(sel，In_s)
BEGIN
CASE sel IS
WHEN "111" => y <= In_s(7)；
WHEN "011" => y <= In_s(6)；
WHEN "101" => y <= In_s(5)；
WHEN "100" => y <= In_s(4)；
WHEN "011" => y <= In_s(3)；
WHEN "010" => y <= In_s(2)；
WHEN "001" => y <= In_s(1)；
WHEN "000" => y <= In_s(0)；
WHEN OTHERS => NULL；
END CASE；
END PROCESS;
END behave；
將上面描述中的全形字元改成半形字元後，就可以通過編譯了。
流水燈我明白什麼意思，我肯定好的
8. VHDL語言是一種結構化設計語言，一個設計（電路模塊）包括實體與結構體兩部分，實體描述()，結構體描述()
實體描述電路的輸入，輸出關系。結構體描述電路的功能
9. VHDL程序設計的基本結構主要包括哪些方面簡要說明！
只要學會如何聲明「實體」和「結構體」，就可以描述一個硬體模塊了。
在實體聲明中，先學會如何聲明埠就夠了；在結構體中，先學會行為描述，即：用順序語句描述電路模塊的真值表或者狀態圖，再用進程語句將這些順序語句包裝一下放入結構體中就行。
VHDL不難學，只要別強求一口吃成個胖子。